1、FPGA（-Gate），現(xiàn)場可編程門陣列，是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它作為專用集成電路（ASIC）領(lǐng)域的一種半定制電路應(yīng)運(yùn)而生，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)量有限的缺點(diǎn)。

2、CPLD() 復(fù)雜可編程邏輯器件是從 PAL 和 GAL 器件發(fā)展而來的器件。它們規(guī)模較大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路的范疇。它是用戶根據(jù)自己的需要構(gòu)造邏輯功能的數(shù)字集成電路。基本設(shè)計(jì)方法是利用集成開發(fā)軟件平臺(tái)cpld編程語言，利用原理圖、硬件描述語言等方法生成相應(yīng)的目標(biāo)文件，通過下載線將代碼傳輸?shù)侥繕?biāo)芯片（“在系統(tǒng)”編程）實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

3、FPGA 與 CPLD 的區(qū)別：

①CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合完成時(shí)序邏輯。也就是說，F(xiàn)PGA更適合觸發(fā)器豐富的結(jié)構(gòu)，CPLD更適合觸發(fā)器有限、乘積項(xiàng)豐富的結(jié)構(gòu)。

②CPLD的連續(xù)布線結(jié)構(gòu)決定了其時(shí)序延遲的均勻性和可預(yù)測(cè)性，而FPGA的分段布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。

③ FPGA在編程上比CPLD具有更大的靈活性。 CPLD通過修改具有固定互連電路的邏輯功能進(jìn)行編程，F(xiàn)PGA主要通過改變內(nèi)部布線的布線進(jìn)行編程； FPGA可以在邏輯門下編程，CPLD在邏輯塊下編程。

④FPGA的集成度高于CPLDcpld編程語言，布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)更復(fù)雜。

⑤CPLD比FPGA更方便使用。 CPLD的編程采用或技術(shù)，不需要外部存儲(chǔ)芯片，使用簡單。并且FPGA的編程信息需要存儲(chǔ)在外部存儲(chǔ)器中，使用方法復(fù)雜。

⑥CPLD比FPGA快，時(shí)間可預(yù)測(cè)性更強(qiáng)。這是因?yàn)镕PGA是門級(jí)編程，CLB之間分布式互連，而CPLD是邏輯塊級(jí)編程，其邏輯塊之間的互連是集總的。

⑦在編程方式上，CPLD以或存儲(chǔ)器編程為主，編程次數(shù)可達(dá)次。優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)，編程信息不會(huì)丟失。 CPLD 可分為在編程器上編程和在系統(tǒng)編程。大多數(shù)FPGA基于SRAM編程，系統(tǒng)斷電時(shí)編程信息丟失。每次上電時(shí)，都需要從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點(diǎn)是可任意編程次數(shù)，工作時(shí)可快速編程，實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)動(dòng)態(tài)配置。

⑧CPLD保密性好，F(xiàn)PGA保密性差。

⑨一般情況下，CPLD的功耗比FPGA大，集成度越高越明顯。

隨著復(fù)雜可編程邏輯器件 (CPLD) 密度的增加，數(shù)字器件的設(shè)計(jì)人員既靈活又易于進(jìn)行大規(guī)模設(shè)計(jì)，產(chǎn)品可以快速進(jìn)入市場。許多設(shè)計(jì)人員已經(jīng)感覺到 CPLD 易于使用?？深A(yù)測(cè)的時(shí)序和高速的優(yōu)點(diǎn)，然而，過去由于CPLD密度的限制，他們不得不轉(zhuǎn)向FPGA和ASIC?，F(xiàn)在，設(shè)計(jì)人員可以體會(huì)到密度高達(dá)數(shù)十萬門的 CPLD 的好處。